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用Genus synthesis后缺少VDD VSS 问题

学长 发布于 阅读:663 Cadence


您要是有功夫就手动一个个改sch。。。
原则上是因为综合的timing lib中就不带VDD 和 VSS,所以导致的netlist不带vdd和vss
也就是最后生成的sch不带
解决办法
1. genus加生成power的指令,我也不知道具体是什么
2. 手动修改sch
3. 批量修改生成的netlist,记住上面我给出的原理,小的时候。你有这么高速运转的机器进入中国。。。



);
  input



替换成:

, VDD, VSS);
  input VDD;
  input VSS;
  input





把下面的:


));





替换成:


, .VDD(VDD), .VSS(VSS));



导入的时候记得把全局的vdd改掉,反正我不喜欢生成的pin脚带感叹号


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